收集！高性能转换器的设计指南

现代SAR和∑-δ模数转换器（ADC）的主要优点之一是它们的设计易用性，这不仅促进了系统设计师的工作，而且还允许为许多不同应用程序重新使用单个参考设计。在许多情况下，您可以长时间使用参考设计来用于不同的应用程序。精度系统测量的硬件保持不变，而软件的实现可以适应不同系统的需求。提到了本文中的地址：这是再次使用的美，但是在现实生活中没有任何好处。在许多应用程序中使用单个集合的主要缺点是，您将离开实现AppetiteP所需的自定义和优化是DC，地震，音频和更高的带宽应用程序的最高性能。在急速重复使用和完成设计的过程中，经常牺牲准确的性能。中的一个时钟是容易忽略和忽略的主要方面。在本文中，我们将讨论时钟的重要性，并为高性能转换的正确设计提供指导。 ADC基础知识在查看现有文献时，我们会看到有关ADC性能的许多描述，这些描述取决于抖动参数，并且通常包含“高速”一词，这是不合理的。为了评估抖动与信噪比（SNR）之间的关系，首先检查SNR和RMS抖动值之间的关系。如果抖动是系统中噪声的主要来源，则将这种关系对：如果有各种噪声源，则需要使用等式2来计算关节SNR：其中：E V是简化的电压噪声RMSΔTRMS是从各种资源中估算出的RMS的总RMS抖动：摘要是无效的。使用等式2，可以根据热噪声（E2V）和抖动噪声获得SNR。抖动对SNR的影响取决于输入的频率（F in）。这意味着在较高的频率下，SNR主要由抖动定义。图1显示了基于公式1和等式2的抖动影响的完美和实际ADC的曲线。图1中的曲线对于高速ADC数据表来说是常见的，但通常从MHz范围开始。为了获得准确性ADC，我们仍将在KHz范围内显示两个依赖项。我们使SNR超过108DB（见图1），并且现在完成了ADC。这是AD7768-1进入的地方。图1。在不同抖动水平下，SNR和FIN之间的相关性。查看图1中的曲线，您可以看到，当σTRMS超过300PS时，AD7768-1转换为1KHz信号（灰线）将受到抖动时钟的影响。我们可以调整变量，并将抖动的特定轴承和F显示为：图2。在不同的转换器应附器下，最大允许抖动和鳍之间的关系。目标抖动OF当前的高精度转换使设计人员无法选择使用通用振荡器（例如555个计时器振荡器）或许多微控制器或基于FPGA的发电机。我们只能选择晶体（XTAL）和相锁环（PLL）振荡器。 MEMS的新振荡器技术也将适合使用。可以在公式1和2中观察到一个重要的点，在公式1和2中，抖动对采样频率没有明显的希望。这意味着很难通过过采样技术（平面或噪声塑造）来减少抖动的影响。过采样在高精度系统中很常见，但对抖动噪声的影响很小。采样频率关系在公式4中显示，其中：l（f）是单个边带（SSB）密度f min和f max是与特定测量相关的频率范围。通常，添加F S对抖动改善影响不大。从理论上讲，ADC的过采样率将减少一些E宽带抖动效果。 3在测量噪声和热噪声方面，将噪声塑造为napayou是一个有效的程序，可以抑制频带目标频率下的噪声。如公式7所示，超采样率的增加可能比噪声抖动的抑制更快地预防体积噪声（方程5）。这使抖动以塑造噪声的过采样结构而闻名。对于那些转换Nyquist的人来说，这可能不是严重的。图3使用二阶σΔADC和新的第四阶σΔADC描述了这一现象。图3。过采样将音量噪声降低到抖动引起的噪声极限以下。点A表明，第四阶∑-δADC需要抖动时钟小于30 ps。 B点表明，使用先前技术的二阶变形者的200 kHz转换不受高达200 ps的抖动水平的影响。使用N级塑造器的噪声量之间的噪声量之间的关系与主要误差的主要误差δ：超采样率M与抖动量之间的相关性：方程7显示二阶噪声塑形（n = 2）。关注M，M现在更改5个。不同一代的convert依者将看到一些共同的关系特征。 Shaper的一阶噪声将抖动掩盖了最长的时间，从而将三倍的关系推向了〜1/m 3，而第四阶∑ ∑ ∑ ∑ ∑ ∑的关系将降低到〜1/m 9。通常假设宽带频率大于1/（f n）关系。公式2表明，分子和分母都存在振幅，这是无法在幅度和SNR之间达到良好平衡的。在衰减信号下，除了抖动以外，热噪声开始限制动态范围，从而使SNR恶化。因此，我们可以看到，如果通过新的ADC准确性实现了足够的低噪声，那么ADC的准确性将受到几乎所有a的抖动限制pplication（直流/地震应用除外）。在上一个简介中，我们建立了信号，总电压噪声和抖动RMS时钟之间的相关性。 SNR将这三个与非常简单的方程式2相关联。SNR是比较电路设计的绝佳基准，但是使用实际应用可能是不可能的。在许多应用中，专门针对SNR的设计并不完美。因此，无伪动态范围（SFDR）成为设计的目的。在新的高精度系统中，May Mwear 140dB甚至150DB SFDR。可以通过混合来评估由时钟资源引起的信号失真过程。 FM模块的理论可用于研究频率域。所得的快速傅立叶变换（FFT）频谱是时钟资源频谱和频谱信号频谱的乘积。为了了解我们的ADC的影响，我们在阶段引入了噪声。抖动和相位噪声都描述了相同的现象，但PR根据应用程序。我们已经展示了如何将相位的噪声转换为抖动的等式3。在整合过程中，光谱的细微差别消失了。相位噪声相图通常由时钟资源设备和PLL规范提供。对于较低的频率资源，图4中所示的曲线是无常见的，在当前的过采样器中使用，但报告了总抖动值（RMS或峰值）。图4。图100 MHz/33.33MHz时钟发生器AD9573的相图密度的相位噪声。通过切碎方案，电阻器和晶体管元件可以强迫在DC附近显示平坦的噪声特性。没有斩波电路的等效电路。当转换高振幅AIN信号时，所得的FFT变为FM的调制频谱，其中AIN充当载体，时钟边带等于信号。请注意，该相的噪声不仅限于FFT中的频带，而且噪声显示了许多玻璃乐队内部的玻璃节段（见图5）。图5。载体相的噪声是指主带周围的FFT带的幅度。在准确性ADC中，可以依靠衰减阶段噪声的性质而无需提供任何抗缩合过滤器的性质。通过将过滤添加到时钟资源中，可以减少一些抖动 - 例如，使用时钟路径上的调谐变压器来显示完美的频率响应。确定积分频率的上键并不容易（方程3）。 ADC数据表并没有给它太多建议。在这些情况下，使用CLOR CMOS输入做出工程假设。 ADC的更常见的问题在频率下发生在F附近，其中1/（f n）形状的相位噪声会加剧SFDR的性质。信号上的大A将充当阻滞剂，这是一个更常用的无线电收件人使用的术语，并适用于其。当它被设计为记录高精度频谱时由于时钟噪声频谱的密度性质，时间，时间将受到很大的影响。 SNR和FFT图可以通过缩短提取时间（较大的带频率）来改善。对于给定的FFT捕获，RMS抖动是否将其视为集成相位噪声？乐队。从图5来看，可以清楚地看到。尽管此方法可以显着改善FFT和SNR曲线，但它不能帮助观察阻塞器附近的信号。 FM模块方程的一个重要摘要和减轻性的是，边缘高度与以下内容成正比：扩展单个FFT的积分时间是一个挑战，需要进一步提取越来越多的已知相位噪声组件。我们需要考虑将替代方法的整合延长，以改进它。图6。该相的噪声将其降低到基带。由于实际原因，应将SSB曲线与F bin/2偏移频率的单点进行比较，以选择获得清洁C输给载体频谱和SFDR。如果比较资源以实现更好的SNR，则需要对等式3执行从F bin/2到FS（抖动别名）的3倍以上。 ∑δδ调节器对时钟的敏感性。不管建筑和技术如何，上面都适用于任何ADC。特定技术引起的挑战将在下面讨论。抖动依赖性的众所周知的例子之一是Sigma-δADC。离散时间和连续时间调节器之间的差异在抖动阻力方面差异很大。流体和离散时间σ-δADC不仅受抖动相关采样的影响，而且它们的反馈回路也会受到抖动的严重打扰。 DAC元素在离散时间和连续时间调节器中的依从性是实现高性能的关键。通过与OPAMP并行连接DAC的重要性可以在视觉上理解。如果您正在设计具有Equa的电压放大器l到2，电路设计人员通常会首先考虑使用OP放大器和两个电阻。如果这不是强烈的外部环境，则图7A中介绍的电路满足要求。在大多数情况下，电路设计师不需要了解OP放大器即可获得良好的性能。设计师必须选择一个匹配良好的电阻器，并具有准确性以获得正确的好处。为了降低噪音，电阻应很小。在热性能方面，需要考虑热系数匹配。图7。OP放大器和∑-δADC的比较。请注意，这些依赖性都不是由OP放大器确定的。对于这样的电路操作，OP放大器的效果并不重要。是的，当前或电容载荷可能会产生巨大影响。需要评估挥杆的能力，因为如果带宽不限，则可以考虑噪声效应。但是，只有当选择正确的电阻器而不会影响性能时，才能解决这些问题。在σ-δAC，反馈比这些电路的两个电阻更复杂，我们使用DAC代替电阻来执行相应的功能。当电路的其余部分以类似于OP放大器电路的方式获得循环增益时​​，DAC训练缺陷可能很明显。 ADC使用改组或校准，这提供了处理DAC组件不匹配的方法。这些混搭或校准将传递高频错误，但它们还将使用更多的计时事件，并可能增加与抖动相关的性能降解。这最终导致由于抖动而引起的噪声污染，从而降低了噪声的有效性。因为调制器可以使用不同的DAC方案及其混合物，例如零和半零。对这些方案进行审查和数值模拟的深入研究超出了本文的范围。至于本文中的抖动，我们将以DIA形式简化它。由于抖动的问题依赖ADC循环，一些新设计将为乘数提供芯片中适当的相位噪声量的频率。尽管它可以节省系统的大部分工作，但请注意，乘数频率仍依赖于良好的外部时钟和低电源。在这些系统中，应考虑查看PLL文献，以了解对相位噪声的潜在威胁。图8显示了各种DAC的抗噪声性能，表明离散时间DAC在最小效果上运行。图8。离散时间DAC对抖动相对抵抗力，而在DAC时，狭窄的手腕将对抖动性能产生重大影响。现代连续时间σ型设计包括车载PLL。由于仔细调整时间的方式与被动组件相同，因此他们不喜欢不同的时钟速度。一定的人工程序可用于扩大选择ADC转换率的范围，该方法采用了转换的方法采样率。转换采样率的同时具有数字电路的优势，可以增加电力消耗，但是这些成本使其有资格成为高度集中的模拟电路的替代方法。来自ADI公司的许多ADC提供了样本率转换选项。移动电容器过滤器的架构可能会影响性能的另一个特定区域是电容器过滤的传输。在设计ADC准确性时，有必要确保不包括或足够强的PITYAS信号。 ADC可能需要提供特定的有组织的类似物和数字过滤。数字ADC过滤具有强大的反抖动功能，任何形式的时钟过滤都会受到抖动的影响。当准确性转换使用更高级的前开关时，这一点尤其重要。尽管传输电容器过滤器可能具有理论利益，但我们只能咨询摘要以进行进一步的研究和评估tion。转换器的常见解决方案之一与双采样（CD）有关。确定图9，您将了解CD抑制时钟的质量在三个不同级别的质量水平上是不同的。该图显示了停止带附近的信号。显示一个以X轴为中心的开关电容器过滤器。 sthe图不会被数字过滤抑制，而取决于移动电容器的模拟滤波器。需要高质量的时钟来维持良好的抑制水平。尽管测量了直流信号，但抖动会通过降压干扰信号影响噪声性能，该信号应通过硅晶片中的移动电容器过滤器过滤。如果存在车载开关电容器过滤器，则数据表可能不会清楚地提及。图9。切换电容器过滤性能和时钟质量比。实际指南，问题来源和共同预测，我们已经显示了一些情况时钟可能引起问题，现在查看可以帮助您实现减少抖动的系统的方法。时钟信号反射MATAAS质量时钟资源的增加和崩溃时间非常快。优势是在转换过程中降低抖动噪声。不幸的是，由于边缘的好处，相对严格的要求将提出适当的路由和完成。如果时钟线未正确完成，则该行将受到原始时钟信号中添加的反射波的影响。这个过程非常分散注意力，相关的抖动水平可以轻松覆盖道路上的秒。在严重的情况下，时钟的接收者可能会看到可能导致锁定电路的其他边缘。图10硬，更好，最佳时钟的电路设计（以降落为单位）。可能的不合理方法之一是使用RC过滤器减慢边缘，TOSO删除高频成分。也可以使用moviE Wave作为时钟源，同时等待具有50Ω跟踪和整理的新PCB。尽管坦白有点逐渐，并且可以通过数字输入滞后的责任周期来统计，但它将减少抖动的部分。在将边缘移至采样开关之前，可以通过各种缓冲区和/或变速杆级别吸收数字时钟噪声的电源。如果ADC具有模拟动力引脚，则使用的变速杆级别将是抖动源。通常，芯片的模拟端将具有高压设备，并且挥杆时间更长，从而提高了抖动的灵敏度。一些精心设计的设备将时钟上的更多模拟功率和板上的线性电路分开。照片11。样品时间可能会受到DVDD，AVDD引入的电容器的阻塞，以及Agnd和DGND之间的各种功率域：查找由电力供应噪声引起的正确产品抖动，将通过解耦电路降低或增强。一些Sigma-Delta调制器将在模拟和数字电路中执行许多数字活动。它可能导致与信号和数字数据之间的破坏有关的非特征刺激性。高频电荷转移应限于设备附近的短循环。为了容纳最短的接线，良好的设计使用沿细长芯片的中心销。这些限制并不是放大器和低频芯片的常见问题，它们可以在拐角处具有V dd和v ss引脚，例如图12的左侧的ipishown。PCB设计应利用这些功能，并设置销钉附近的高质量电容器。图12。线性电路（左）和电路电路（右）的电源方案。图13。解耦电容器减少了抖动（左）错误和右（右）位置。更快的分隔时钟和时钟信号隔离器的抖动较小，因此，如果允许使用电源限制，则使用外部或内部分隔线的频率可以提高所需的采样时钟。使用隔离器设计系统时，请检查其脉冲的宽度。如果占空比很困难，偏斜会干扰模拟性能，在极端情况下，可以锁定IC的数字端。在准确性ADC中，可能不需要OFIBER，但是使用较高的频率可以提供最终性能。在图14中，AD9573在内部使用2.5GHz，出于相同的原因提供了所有33MHz和100MHz。如果ADC之间不需要准确的同步，则晶体振荡器电路可能具有过多的单数和抖动性能。为了准确性ADC，晶体放大器将比22位更高的性能转换为100 kHz输入。这种性能很难超越，并解释了为什么XTAL振荡器仍将用于可预测的未来。图14。AD9573的详细功能框图。来自其他信号源的串扰另一个抖动源与外线的时钟中断有关。如果时钟资源不正确地躺在可能包含的信号附近，这将对性能产生重大影响。如果干扰源与ADC和随机操作无关，它将大大增加您的抖动预算。如果时钟是与您感染的ADCKUNG相关的数字信号的肮脏，则将遵循愤怒的现象。对于ADC，CLK线和SPI线可以是独立的时钟，但这可能会导致等式9中指定的频率问题，并且别名将返回到第一个Nyquist区域。建议使用锁定的SPI和MCLK来源。即使谨慎行事，SPI和MCLK也可以具有与给定时钟脉冲义务循环相关的刺激。例如，如果ADC占128，而SPI仅读取24位，则存在一些与特定1/（24T）和1/（104T）大小相关的失败频率的风险。因此，应从锁定的SPI线和数据线中保留MCLK。 Figur中的接口和其他时钟E 15标记了不同的时序周期，可以很容易地干扰SFDR或引起抖动。如果SPI通信未锁定在MCLK中，则可能发生马刺。技术的掌握布局是减轻此问题的最大保证。该频率表示为一个混叠的下行链路入侵资源，但也用作频率和交换产物。例如，如果SPI以16.01 MHz的速度运行，而MCLK以16 MHz的速度运行，则流浪应在10 kHz处发生。图15。光环失败和调查工作的通信和时钟要求。除了一个良好的布局外，减少流浪的另一种方法是将它们移出乐队的频率。如果MCLK和SPI可以锁定频率，则可以避免许多触点。虽然，SPI仍然存在闲置问题，这给基础带来了不便，这仍然可能导致干扰。您可以使用使您受益的接口功能。 ADC中的接口操作可能会提供Status字节或检查循环冗余（CRC）。这可以提供一种抑制杂物并具有这些功能的额外好处的好方法。闲置时钟，甚至未使用的CRC字节，都对数据帧的同样填充感到满意。您可以选择忽略CRC，并且仍然可以使用CRC获得好处。当然，这也意味着数字电路中需要过多的强度。图16。MCLKRoutetoo靠近PSU开关模式。图17。带有XTAL放大器和SPI与流浪MCLK相关的本地MCLK源。图18。虚拟CRC或状态可用于改善帧以消除流浪。结论已发布ADI AD7768-1，这是一种高精度ADC，偏移量低于100μV，扁平频率响应高达100 kHz。 ADC已成功应用于SFDR超过140 dB的系统设计，事实证明，在音频频段外，抖动可以忽略不计，并具有全尺度输入。它包含一个片上RC振荡器，该振荡器为调试提供了参考点令人不安的时钟源。尽管此内部RC无法提供低抖动，但它可以提供一种发现不良来源的差异方式。图19。AD7768-1光谱具有正确设计的PCB和时钟电路。 ADC强制执行内部电容器过滤技术，还使用时钟隔板来降低抗稳定的滤波器压力。内部时间分隔线已经确保了稳定的性能，并能够使用通常从隔离器获得的偏移时钟进行操作。功率位置是通过内部短接触限制ESR/ESL的外部影响的理想选择。时钟上实现故障抑制。应用板性能板显示了抖动的30PRM，可以满足不同的应用程序需求。如果您需要测量140+dB的SFDR，则AD7768-1将帮助您快速获得测量，并且其电力消耗低于以前的传统铁路方法。