三星的最新股份路线图存储

在鼓部分中，三星首先检查了近年来DRAM细胞的演变。在1990年代，平面N通道MOS FET是细胞选择晶体管（细胞晶体管）的标准。但是，进入21世纪，不一定会忽略频道和关闭泄漏电流的短暂影响。晶体管结构将横向（水平）方向微型化，而无需缩短通道的长度，并在鼓电池晶体管中设计和使用。随着光刻技术的继续缩回，可以继续降低DRAM细胞的区域。同时，在2010年改善了DRAM细胞阵列的布局。根据设计规则（或最小加工尺寸）比较了DRAM细胞的大小“ F：特征维度”。原则上，最小的单元是2F（垂直尺寸）x 2F（水平尺寸）= 4f2，但很难实现NIT。 2010年，通过改善鼓电池阵列的布局，从传统的“ 8f2”至“ 6f2”。即使具有相同的处理尺寸，单位面积也降低了25％。这种“ 6F2”布局仍然是使用大型DRAM容量的标准。图注意：在“ 6f2”布局中，DRAM细胞的演变（1990年代至2030年代），细胞晶体管的面积通过单词线和底物通道的宝石降低。源和排水水平（侧）布局。单元晶体管的垂直结构从基板的边缘和单词线（WL），通道，相对接触线（BLC），触点存储节点（SNC），小线和单元电容器开始。备用单词是2F，位线间距为3F。 10nm Generation的DRAM单元（1倍生成并最终）通常保持上述结构，但通过改善容量结构，物质线线等来延续7代，并称为“ 1x→1Y→1Y→1Z→1A→1A→1B→1C→1C→1D”一代。但是，下一代“ 0a”一代（低于10nm的第一代）将无法保持“6f2“布局，并且有很大的机会转向“ 4f2”布局。在10nm以下的鼓中，如何实现实现“ 4F2”布局的单元晶体管的主要结构是垂直通道组织的结构。这称为“ VCT（垂直通道晶体管）。位，通道（侧面有单词线）和电容器从基板的侧面垂直排列。注意：左侧是“ 6f2”布局布局，右上是“ 4F2”布局。三星（称为“ S2CAT：自我对准的2个式细胞阵列晶体管”），在右下角是使用显微镜传输（TEM）观察到的原型细胞阵列的横截面图像。另一端）原型。这是三星构想和制造的原型。它们称为“ vs-cat（垂直堆叠细胞阵列晶体管）”。图以显微镜输送（TEM）观察到原型DRAM细胞阵列的横截面。字）。孔径和外围电路。 bo在外围电路晶圆（核心/周期wf）中，在单元阵列晶片（单元格WF）中的记忆。 3D内存NAND FLASH超过限制。从中，我们将简要说明NAND Flash的记忆的引言部分（从那里称为“ NAND的闪存”）。自1990年代中期以来一直实用的NAND FLASH（平面NAND闪存）已经经历了密度和微型化限制。最初，记忆和密度能力尤其是通过微型化增加，但在2010年初，小型化达到了极限。这是因为尽管有一个气隙被认为具有绝缘性能最高，但相邻细胞（细胞晶体管）之间的破坏是无法控制的，并且可以将细胞存储的电荷降低到一个无法控制中断的点。图注意：NAND闪存的演变（1990年代至2030年代）当时（WAy打破限制）是3D。具有NAND闪存主电路的单元字符串（一系列单元晶体管）从水平方向转换为垂直方向。结果，可以通过细胞存储的电荷量大大增加，并且相邻细胞之间的破坏大大减少了。此外，该公司还使用三维NAND闪存（3D NAND闪存）成功地实现了在半导体的传统内存中很难实现的“多价值存储”，这成为标准细节，即在一个单元中存储三位数据。垂直细胞弦线通过增加堆叠细胞晶体管的数量来迅速增加密度和容量。 2010年初的产品有32层。到-2020年代中期，它升至300多个水平，几乎是原始高度的十倍。此外，将内存电池上方的内存单元格式布局（CUA：CMOS下方）放置在PRAC中蒂克使用，减少硅晶片的面积。同时，3D NAND Flash面临着与其前任飞机Nand Flash相似的挑战。随着堆栈的上升，形成细胞串通道的孔变得更深，从而使蚀刻更加困难。为了减轻这个问题，细胞晶体管和单词线的门（单词线）之间的绝缘膜逐渐变得更薄。这增加了相同细胞字符串中相邻细胞之间的破坏，并减少了可以累积的单元体积。另外，形成单元格通道的孔（存储孔）之间的间距逐渐减小，有助于提高存储的密度。这增加了相邻细胞弦之间的破坏。为了解决这个问题，我们试图用电荷陷阱单元中的铁电膜替换氮氧化物（ONO）膜作为栅极绝缘膜。陷阱电荷方法确定累积的逻辑量（a高或“低” 1位）的量在Ono膜的能量提取水平上ng电荷（主要是导电电子）。铁电膜的逻辑值取决于极化的方向，而不是电荷。通过使用FerroemBD可以实现。两者都有助于减少细胞之间的破坏。在细胞级别上也已经证实，可以支持“多值存储”，即细胞晶体管阈值从两个值增加到8个值（3位）或16个值（4位）。图注意：尝试将铁电膜应用于NAND闪光细胞晶体管的示例。左图（a）是包含铁电膜（Ferro）的绝缘膜的横截面图像。中心（B）是集成到类似于NAND闪光灯的内存的圆柱结构中的铁电膜的横截面图像（TEM）。当阈值电压以16种不同的方式（相当于4位/单元格）变化时，（C）立即显示测量结果面对许多挑战，阻止了他们未来的发展。三星仅在主题演讲中提到了它的作用。我希望找到解决这些问题和其他问题的解决方案，并希望发展能够继续。言语技术，来自世界各地的公司和专家的更多共享已经分享了鼓和NAND的未来。例如，IMEC首次宣布了纯金属门技术，这可以将层间距降低到30nm，同时确保3D NAND闪存的可靠性。 Kioxia还共享多层编码技术，可以实现对闪存的高速随机访问。应用材料已经开发了一种技术来快速发展3D渠道。除3D NAND外，GlobalFoundries还将显示与28nm HKMG CMOS逻辑兼容的子门嵌入式内存技术。他们显示了已经出现的34毫米闪光宏的原型。在“ DRAM”的领域，Neo Semiconductor，一家风险投资公司，将Deve DeveLOP 3D内存技术将解释3D DRAM技术“ 3D X-DRAM”，类似于3D结构。内存供应商MacRonix International将展示增强的3D DRAM技术，该技术由两条水平词线，一条垂直线和一个控制的晶闸管组成。半导体能量实验室（SEL）通过使用氧化物半导体单片堆叠飞机FET和垂直通道FET创建了原型1M位3D DRAM。在“铁电记忆”领域，微米技术解释了材料工程技术，用于高性能和长期铁电内存。佐治亚理工学院将描述一个非挥发性的系统制造过程，而不会丢失小铁电容器信号的读数。 GlobalFoundries还讨论了在FEFET的辅助内存中进行指控的指控，该指控旨在赎回CMOS逻辑。在“抵抗记忆/交叉路口”领域，Tsinghua大学将展示3.75Mbit的RESISTISIVE内存宏与40nm高电压CMOS过程兼容。此外，Wangan International开发了Asseges和Gen Orosstructure，以优化交叉记忆中使用的OTS选择器的性能。 [来源：观察半导体行业]